DRAM，走向9纳米

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文章摘要

存储行业正迎来十多年来最繁荣的市场周期，AI数据中心需求旺盛与库存见底的双重利好叠加，推动存储厂商进入上行通道。与此同时，DRAM技术发展进入关键拐点，全球三大厂商围绕10纳米以下工艺展开激烈竞争。10nm-class工艺已成为当前DRAM制造的主流技术范畴，涵盖17-19纳米的1xnm、14-16纳米的1ynm和11-13纳米的1znm三代成熟节点。由于DRAM单元结构的特殊性，行业在突破10纳米以下时面临电容器体积与电荷稳定性平衡的物理极限，导致工艺演进暂时停留在10nm-class区间内持续优化。

技术竞争焦点已转向首个突破10nm-class的9nm节点。三星电子采取双轨策略，同步开发基于传统6F²结构和新型4F²垂直结构的产品，计划2027年完成研发。4F²结构通过减少位线和字线数量，理论上可缩小单元面积33%，但对光刻精度和工艺控制提出极高要求。三星的激进布局源于其在10nm第四代DRAM竞争中未能确立优势的危机感。

SK海力士展现出不同的技术路径，重点推进EUV光刻技术应用，计划在1c DRAM上使用5层以上EUV，并率先部署High-NA EUV设备。其4F²垂直栅极平台整合了垂直晶体管、埋入式字线和先进电容器技术，预计2027年前后与9nm级节点同步量产。海力士的战略优势在于HBM技术领先地位，其9nm工艺很可能在下一代HBM产品中首次亮相。

美光科技选择了跳跃式发展路线，评估直接跳过第八代10nm工艺的可能性，意图通过架构创新规避渐进式迭代的成本与时间消耗。其技术路线更强调三维化和系统级优化，包括层间键合与异质集成方案。这种大胆策略虽然可能实现技术跨越，但也面临良率与成本控制的重大挑战。

High-NA EUV光刻技术的兴起正在重塑设备市场格局。ASML最新财报显示存储芯片订单占比显著提升，反映出行业对新一轮投资周期的预期。High-NA设备将数值孔径提升至0.55，分辨率可达8纳米，能有效减少多重曝光步骤。SK海力士已率先完成首台High-NA EUV设备的安装，但业界预计DRAM量产应用仍需等到2030年代。设备采购仅是开始，配套工艺开发与良率爬坡才是真正的挑战。

这场技术竞赛的背后是存储产业罕见的”需求与投资双轮驱动”格局。AI与高性能计算推动HBM、DDR5等高端产品需求激增，而上行周期为厂商提供了投资底气。9nm节点的竞争已超越纯技术范畴，演变为时间窗口、资本投入和专利布局的综合博弈。先发者将在未来3-5年内掌握HBM4、DDR6等高利润市场的定价权，这种优势一旦建立将难以追赶。整个半导体产业链，从设备、材料到封装测试，都将因存储器的制程跃迁而面临重新洗牌。