英特尔要颠覆HBM？

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文章摘要

近期披露的英特尔跨批次内存专利揭示了一种旨在挑战未来HBM4标准的新型超高带宽内存架构，致力于解决当前基于中介层的高带宽内存封装和成本瓶颈。该技术的核心理念是通过采用32 GT/s UCIe串行链接替换传统的超宽并行接口，从而实现芯片原生集成并简化封装流程，进而有效降低生产成本。此外，该架构还引入了细粒度数据块级冗余和备用内存阵列设计，以增强组装后的故障恢复能力并提升整体良率。

在物理结构层面，该专利提出了将1T1C DRAM存储单元从传统的晶体硅前端层转移至后端低温金属布线层的颠覆性设计。这种基于薄膜晶体管的后端工艺不仅改变了内存的制造方式，还允许通过硅通孔沟槽实现高达八层甚至更多的芯片堆叠，其目标封装尺寸与最新一代HBM4保持一致。基片设计不仅负责高速信号的收发，还内置了自修复逻辑，进一步保障了超高堆叠芯片的可靠性。通过摒弃昂贵的硅中介层并缩小封装体积，这种设计直击当前人工智能加速器中内存组装成本高昂的痛点。

将存储单元移至后端工艺具有深远的战略意义，它意味着拥有逻辑电路和先进封装技术的代工厂原则上无需依赖专用的DRAM前端晶圆厂即可生产高带宽内存。这一突破有望打破目前全球高带宽内存供应高度集中的市场格局，为缓解人工智能硬件领域的内存瓶颈提供新的解决路径。同时，相关企业也在并行开发其他新型堆叠式内存项目，显示出在存储器领域的全面布局。然而，该架构目前仍处于专利申请阶段，面临着诸多实际量产挑战。后端晶体管内存的量产能力尚未得到验证，且接口的数据传输速率已达到当前规范上限。未来该技术的商业化前景将高度依赖于具体的产品良率、密度以及每比特成本等关键测试数据。